RTL Designer / RTL Developer

Обязанности: Разработка алгоритмов и RTL описания блоков тензорного процессора и периферийных модулей; Составление документации на разработанные блоки; Участие в тестировании разработанных модулей; Оптимизация алгоритмов и RTL описания по результатам синтеза; Отладка и тестирование разрабатываемых компонентов на FPGA макетах. Требования: Высшее техническое образование; Стаж от пяти лет по требуемой специальности; Отличное знание языка описания аппаратуры SystemVeriog for Design; Знание современных САПР для симуляции и синтеза (Cadence Xcelium, Synopsis VCS, Questasim, Xilinx Vivado, Cadence Genus, Synopsis DC); Опыт работы с интерфейсами AMBA AXI; Опыт работы со Static Timing Analisys и написания временных ограничений; Навыки верификации и отладки FPGA-проектов; Знание английского языка. Будет преимуществом: Знакомство со средствами верификации RTL (SV assertions, UVM, code coverage); Опыт логического синтеза RTL и симуляции netlist; Опыт работы с последними семействами FPGA компании Xilinx; Понимание принципов нейронных сетей, работа с системами ЦОС; Знание Python; Знание систем контроля версий (SVN, Git); Знание Makefile. Условия: Достойная заработная плата по итогам собеседования; Полностью официальное оформление по ТК РФ, белая заработная плата и отпуск 28 дней; График работы – стандартный с 9:30 до 18:30, но с гибким подходом; Высокопрофессиональную, молодую и дружную команду специалистов, увлечённых своим делом; Профессиональный рост, наставничество и личностное развитие; Доверие коллег и руководства, регулярный фидбек в корректной форме и в двустороннем формате; ДМС после года работы.