Обязанности: • разработка архитектуры и микроархитектуры различных модулей микропроцессоров или периферии;• описание разработанных схем на уровне RTL;• участие в написании тестплана для проверки внедряемой функциональности;• участие в написании отчетной документации проектов. Требования: • профильное высшее образование;• опыт работы в области логического проектирования — от 3-х лет;• знание языков описания аппаратуры Verilog/System Verilog;• знания в области архитектуры современных компьютерных систем (микропроцессоров, контроллеров I/O, графических контроллеров);• опыт работы с инструментами моделирования Synopsys VCS/Cadence Incisive/Mentor Graphics Modelsim;• знание операционной системы Linux на уровне пользователя;• технический английский на уровне, необходимом для чтения документации и научных статей. Приветствуется: • знание скриптового языка (perl/python/bash и т.п.);• умение использовать bash, make;• базовые знания C/C++;• опыт верификации модулей цифровых устройств. Условия: • Оформление в соответствии с требованиями ТК РФ.• Гибкий график работы.• ДМС после испытательного срока.• Возможность заниматься научной деятельностью.• Удобное расположение офиса - 1 мин. от м. Беляево
Похожие вакансии
RTL designer/Инженер по разработке аппаратного обеспечения
Договорная
Москва. Станции метро: Беляево
YADRO
Инженер физического проектирования ASIC
От 200 000 до 300 000 руб.
Москва. Станции метро: Беляево
Трамплин Электроникс
Сетевой инженер в отдел проектирования
Договорная
Москва. Станции метро: Беляево
Специальная интеграция
Инженер-исследователь (Центр системного проектирования)
Договорная
Москва. Станции метро: Беляево
The Skolkovo Institute of Science and Technology