Дизайн-центр МФТИ приглашает в команду специалистов в проект разработки инструмента ускоренного высокоуровневого синтеза СФ-блоков обработки видеосигналов и компьютерного зрения. Суть проекта - генерация С++-кода и Verilog-кода из кода языке Python. Обязанности: реализация математических алгоритмов на Verilog (fixed-point вычисления, нестандартная арифметика); алгоритмы управления на Verilog (умение реализовывать FSM, знание AXI4-Stream); симуляция и верификация реализуемых алгоритмов (тестбенчи); документация методов работы проектируемых модулей, описание их характеристик. Требования: знание Verilog; опыт работы с Vivado; умение применять CDC опыт работы с Icarus Verilog и Verilator; опыт работы с реальными проектами. Условия: занятость: полная, гибкий график; работа ОЧНАЯ; офис в МФТИ, корпус Физтех "Цифра"; Научный руководитель проекта — один из ведущих мировых экспертов в машинном зрении и высокоуровневом синтезе; Приветствуется совмещение с научной работой, может стать темой для диплома, кандидатской и даже докторской (при желании сотрудника). Будет плюсом:- опыт работы с SystemVerilog;- опыт оптимизации исходного кода для реализации ASIC;- опыт оптимизации исходного кода для реализации на разных частотах.
Похожие вакансии
Руководитель группы разработки RTL (Verilog / System Verilog)
Договорная
Москва. Станции метро: Новодачная, Физтех
Элемент
Ведущий инженер-разработчик RTL (Verilog / System Verilog)
От 180 000 руб.
Москва. Станции метро: Новодачная, Физтех
Элемент
Разработчик ASIC FPGA микроконтроллеры
Договорная
Москва. Станции метро: Новодачная, Физтех
Фактор-ТС