RTL разработчик

Обязанности: Разработка устройств вычислительной системы, в том числе составления технической спецификации этих устройств; Реализация устройств на языке описания аппаратуры SystemVerilog (RTL); Проверка работоспособности реализованных устройств, в том числе разработка тестовых программ на языке SystemVerilog/Python/C++. Взаимодействие с командой верификации при разработке интеграционных или нагрузочных тестов и в процессе отладки; Отладка возникающих проблем при моделировании разрабатываемого устройства на всех этапах имплементации, начиная от RTL до GDSII-netlist; Подготовка устройства и сопровождение в процессе прототипирования; Проводить предварительный синтез реализованного устройства (получение схемы на логических вентилях из абстрактной модели поведения логической схемы, описанной на языке SystemVerilog), в том числе проводить предварительный анализ критических путей и количества логических вентилей. Основные требования: Опыт разработки и/или верификации RTL для ASIC/FPGA от 5 лет; Отличное знание Verilog/System Verilog; Опыт использования RTL симулятора от вендоров "из большой тройки"; Опыт работы с системами контроля версий; Умение самостоятельно планировать свою работу, лаконично объяснять и документировать результаты; Критическое мышление и навык решения задач; Умение выразить и эффективно донести до команды собственные идеи. Дополнительные навыки: Опыт работы с ПЛИС от Altera и/или Xilinx и соответствующим программным обеспечением; Опыт работы с системами Continuous Integration; Знакомство с make и скриптовыми языками (perl/python/tcl/shell).