Обязанности:
Команда отдела разработки логических схем ищет в свою команду инженера с опытом и интересом к разработке ASIC. Отдел принимает участие в проектах по разработке ASIC SSD и ASIC NIC. По функционалу: Разработка RTL описания блоков, входящих в состав ASIC; Разработка базовых тестов и моделирование для проверки работоспособности блоков перед их передачей на верификацию; Проведение логического синтеза разработанных блоков под ASIC и/или FPGA; Подготовка документации на разработанные блоки; Взаимодействие с командой верификации при разработке интеграционных и нагрузочных тестов; Анализ результатов синтеза, оптимизация критических путей и устранение найденных ошибок и предупреждений. Мы ожидаем от будущего члена команды: Опыт разработки RTL для ASIC или FPGA от 3 лет (Verilog/ System Verilog, и т.п.); Опыт работы с современными FPGA.Хорошее знание EDA (Vivado); Умение отладки схем на симуляторе и FPGA; Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов; Навыки проведения/сопровождения тестирования RTL; Уверенный пользователь Linux; Опыт использования системы контроля версий Git; Умение писать понятный код для возможности наследования другими инженерами. Дополнительно приветствуем: Опыт программирования на C; Опыт работы с Xilinx (ISE/Vivado) / Altera (Intel) (Quartus); Знание английского языка – на уровне чтения технической документации; Знание формата .sdc; Понимание техник CDC. Условия: Мы готовы к удалённому сотрудничеству. Есть офисы:В районе метро Алексеевская в Москве.Или метро Обводный канал в Санкт-Петербурге Мы готовы поговорить со специалистами различного уровня опыта и знаний.Готовы обсудить роли ведущего специалиста или архитектора.С соответствующим уровнем вознаграждения. Всё конечно в белую.Похожие вакансии